1.先选择需要修改的器件的其中一个。
2.右键find similar objects，然后在弹出的对话框中，将要修改的属性后的any改为same
3.点击应用后，原理图中相同属性的器件均高亮显出，此时点击确认。
4.点击cltl+a，全选（关键一步）
5.在属性对话框中修改要修改的属性，然后点击确认即可。

从PADS转换的器件封装焊盘孔尺寸不作规整化处理（如转换后的孔尺寸为31.495mil，很有可能在生成钻孔文件时出现找不到相应尺寸的刀具而被忽略，尺寸调整为31.5mil则正常）有可能在生成钻孔文件时因找不到相应尺寸的刀具而出错。

在菜单【setup】-【Constraints】-【Physical】里面，可以设置各个参数的默认值，其中有一个就是针对via的，双击vias会有一个对话框，设置即可。操作界面如下（其他版本的可能界面不一样，只要找到via这一项，就可以选择自己需要的过孔大小了，可以是软件自带的，也可以是自己画的）：

DDR2用星型拓扑是为了保证地址命令同时到达，但后果是地址命令线需要更多的叠层来实现；DDR3使用地址命令线的延时技术，所有JEDEC给出的指引是fly-by拓扑结构，目的是减低PCB的叠层，通过这样的结构，可以在同一叠层里走完所有的地址命令控制线。

FILE->SCRIPT 可以录制你常用的操作。然后会生成一个*.scr的文件。
将此文件放入你的script的路径。定义在User Preferences Editor->aths->Config->scriptpath（或者不放，在ENV里replay的后面写上绝对路径）
然后你在ENV里可以alias/funckey "XX" "replay *.scr"

1：给元件增加一个room属性，为其赋值就是这个room的名字
2：在PCB工程中创建一个room，为其赋值，room的名字==元件的room属性
两个room属性相同，表示具有相同的属性，是同一个。
3：按照room属性来放置元件

方法一：
在PCB editor中操作，首先把网表导入到PCB editor中
Edit->Properties,find标签中使用find by name的comp or pin

之后单击more，把需要设置room属性的元件放到selected objects中， ..

对于很多对高速电路板，大部分高速信号线都有线长的要求，主要是考虑高速信号的传播延时、以及阻抗、反射、串扰等要求。下面将使用具体的实例对在cadence16.5中对线长进行约束设置。
首先，打开约束管理器->electricalconstraint set->all cinstraints—>userdefined,选中之前设置的数据总线D0，然后右键，选择sigxplorer：

打开D0的拓扑结构，然后选择set->constraints:

打开set topolo ..

清明时节雨纷纷，路上行人欲断魂。
借问酒家何处有，牧童遥指杏花村。

DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。
如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。PCB设计软件以Cadence Allgro 16.3为例。
第一步，确定拓补结构（仅在多片DDR芯片时有用）
首先 ..

。


按着上图设置，点击silkscreen按钮，就会生成自动丝印层。丝印颜色我设置为白色。

从这张图中可以看到丝印文字大小不一致，我们要修改丝印使得所有丝印文字大小一致。向下看。

然后在find和option标签按着下图设置，很重要的，一定要按着下图设置。

然后，框选整个电路板。

框选后，右键选择done。


到这里就可以看见丝印文字大小都一致了。接下来，我们使用edit ..