基于Waffle晶圆技术的正面朝下键合与异构Chiplet集成
Waffle晶圆技术与无凸点集成技术简介半导体行业在移动和可穿戴器件的小型化和高性能方面面临日益增长的需求。采用有机基板和焊料互连的传统系统级封装（SiP）解决方案在进一步缩小尺寸方面已接近物理极限。为了应对这些挑战，研究人员开发了一种称为正面朝下芯片在晶圆（COW）工艺的创新方法，该方法结合Waffle晶圆技术，实现无凸点互连并大幅减少封装体积。
Waffle晶圆技术代表了三维半导体集成的技术进步。与传统的平面晶圆加工不同，该方法创建了具有深沟槽的结构化晶圆，类似华夫饼图案，因此得名。这种独特结构具有多重目的：减少所需的封装材料量，最小化加工过程中的翘曲，并实现高密度的精确芯片放置。图1：采用正面朝下芯片键合和后通孔互连的多层堆叠无凸点COW示意图，用于3D SiP Waffle晶圆堆叠结构。该图展示了Waffle晶圆技术的基本概念，说明如何通过正面朝下键合使用粘合剂层、TSV Waffle晶圆和RDL连接在紧凑的3D结构中堆叠多个芯片。
正面朝下键合方法消除了对传统焊料凸点的需求，传统焊料凸点通常会给封装设计增加显著的高度和复杂性。相反，芯片通过超薄粘合剂层直接键合到晶圆表面，创建了更紧凑高效的互连系统。
1翘曲控制与结构优势理解Waffle晶圆技术最显著的优势之一在于其在加工过程中控制热翘曲的能力。翘曲发生在具有不匹配热膨胀系数（CTE）的不同材料在制造过程中受到温度变化时。在传统封装中，这种翘曲可能导致对准问题并降低制造良率。图2：封装后的翘曲情况：（a）覆盖封装，（b）Waffle晶圆图案化封装。该图展示了传统覆盖封装和Waffle晶圆方法之间翘曲的显著差异，说明图案化结构如何显著减少变形。
Waffle晶圆设计通过减少所需封装材料的体积来解决这一挑战。当存在较少的材料进行膨胀和收缩时，产生的翘曲会大幅减少。尺寸稳定性的这种改善使制造过程更加精确，良率更高，这在处理大型300毫米晶圆时尤其重要。
2工艺开发与粘合剂应用技术Waffle晶圆技术的制造过程始于通过干法刻蚀创建特征性沟槽结构。该过程在整个晶圆表面创建精确控制的约70微米深的腔体。然后的挑战是在这些沟槽内均匀施加粘合剂材料，而不污染周围区域。图3：Waffle晶圆沟槽表面应避免的粘合剂特征：（a）角落聚集，（b）不均匀性，（c）空隙。该图显示了必须避免的常见粘合剂应用问题，包括角落堆积、厚度变化和空隙形成，所有这些都可能影响键合质量。
研究人员开发了一种使用喷墨技术的创新选择性粘合剂涂覆方法来解决这些挑战。这种方法允许精确控制粘合剂放置，创建厚度仅为5微米的均匀层。喷墨系统可以精确定位沟槽内的特定区域，同时避免在周围表面产生不需要的粘合剂沉积。
完整的制造过程涉及多个精心协调的步骤，每个步骤都针对高速、高精度操作进行了优化。图4：用于3D SiP的Waffle晶圆无凸点COW工艺。该图展示了完整的十步制造过程，从初始Waffle晶圆准备到最终分割，显示每个阶段如何为最终集成封装做出贡献。
3高速芯片键合与精度控制键合过程本身在速度和精度方面相比传统方法代表了显著进步。传统的混合键合和热压键合通常每个芯片需要几秒钟，这限制了大批量制造环境中的产能。图5：本研究中芯片安装速度与混合键合和热压键合的比较。该图说明了实现的显著速度改进，新工艺在20-50毫秒内完成芯片安装，而传统方法需要1,200-3,000毫秒。
高速键合过程遵循精确的三步序列。首先，安装喷嘴将芯片定位在目标位置上方。其次，芯片与涂有粘合剂的表面接触并保持在位。最后，喷嘴释放芯片并返回待机位置。整个序列在不到50毫秒内完成，在处理速度方面实现了20倍的改进。
4晶圆制造与粘合剂优化创建Waffle晶圆结构需要精确控制刻蚀参数以获得所需的沟槽轮廓。产生的结构必须具有平坦的底面和直的侧壁，以确保适当的芯片就位和粘合剂分布。图6：Waffle晶圆的俯视图和横截面图：（a）沟槽刻蚀后的300毫米硅晶圆，（b）沟槽区域，（c）横截面图。该图显示了精密工程的Waffle晶圆结构，具有特征性沟槽图案和清洁、明确定义的侧壁，这对可靠的芯片键合是必需的。
使用喷墨技术的粘合剂应用过程允许材料放置的卓越精度。涂覆区域通常范围从2800到2850微米，整个涂覆区域的厚度变化仅为1.6微米。图7：喷墨涂覆后粘合剂层的俯视图：（a）粘合剂俯视图，（b）测量的涂覆区域和厚度。该图展示了通过喷墨粘合剂应用可实现的精度，显示在指定的3.0毫米涂覆区域内的均匀覆盖，具有出色的厚度控制。
5优化粘合剂固化以实现最小误差对准粘合剂固化程度显著影响芯片键合能力和最终对准精度。研究人员调查了三种不同的固化水平，对应于5%、20%和70%的标准化固化度，以确定最佳加工条件。图8：键合后芯片的俯视图，以及粘合剂完全固化后不同固化度（标准化）下芯片的误差对准：（a）5%，（b）20%，（c）70%。该图显示不同固化水平如何影响芯片放置精度，固化不足的粘合剂导致显著误差对准，过度固化的粘合剂导致键合失败。
固化度与误差对准之间的关系遵循可预测的模式。在低固化水平（5%）下，粘合剂保持过于流动，允许芯片在放置后显著移动，导致超过100微米的误差对准。随着固化度增加到20%，误差对准大幅减少到约10微米。然而，在70%固化时，粘合剂变得过于刚性，导致芯片脱离失败。图9：平均误差对准作为标准化固化度的函数。该图量化了粘合剂固化与放置精度之间的关系，清楚地显示了在20%和70%之间的最佳固化范围，以实现键合能力和精度的最佳平衡。
6实现超高密度芯片间距该技术最令人印象深刻的成就之一是能够以相邻组件之间极窄的间距放置芯片。由于焊料凸点和对准公差的物理约束，传统封装方法通常需要更大的间隙。图10：芯片键合的俯视图（顶部）和横截面SEM图像（底部），芯片间距从5微米到40微米变化。该图展示了在各种间距下的成功芯片键合，可靠操作实现了低至10微米的间距，尽管在极端的5微米间距下出现了一些失败。
研究展示了芯片间距窄至10微米的成功键合。虽然5微米间距显示了一些包括芯片断裂在内的失败，但10微米的成就代表了封装密度的显著进步。这种超高密度间距实现了更高的组件密度和更短的互连长度，降低功耗并改善性能。
7大规模制造演示为了验证该技术在商业应用中的可行性，研究人员使用具有137个独立拍摄区域的300毫米晶圆进行了全尺寸演示，每个区域包含不同尺寸的多个芯片。图11：300毫米Waffle晶圆中30,996个芯片安装演示布局。该图显示了演示的印象深刻规模，在整个晶圆上成功键合了超过30,000个两种不同尺寸（1毫米×1毫米和1毫米×0.5毫米）的芯片，间距为40微米。
演示涉及在整个晶圆表面键合超过30,000个独立芯片，使用两种不同芯片尺寸来模拟现代电子产品中常见的异构集成场景。每个沟槽区域容纳六个间距为40微米的芯片，整个过程以每个芯片少于10毫秒的加载时间完成。图12：芯片键合后Waffle晶圆的俯视图：（a）300毫米Waffle晶圆，（b）40微米芯片间距的沟槽区域。该图展示了完成的演示晶圆，显示整个表面的均匀芯片放置以及各个沟槽区域内精确芯片排列的详细视图。
8质量验证与横截面分析详细的显微镜分析确认了键合过程的质量和精度。横截面检查揭示了芯片与晶圆表面通过薄粘合剂层的紧密接触。图13：芯片键合后的横截面SEM图像：（a）在5微米厚粘合剂层上的正面朝下键合，（b）使用裸露（非Waffle）晶圆的正面朝下键合比较。该图提供了成功键合的显微镜证据，显示5.10微米粘合剂层，并与之前在非Waffle晶圆上的工作结果进行比较。
扫描电子显微镜图像证明5微米粘合剂层保持其完整性，同时提供可靠的机械和电连接。与早期裸晶圆结果的比较显示了类似的键合质量，确认Waffle结构不会影响基本键合过程。
9封装体积减少与未来潜力当与传统方法比较封装体积时，Waffle晶圆技术的最终优势变得清晰。消除焊料凸点，结合薄化芯片和晶圆基板的能力，产生了显著的尺寸减少。图14：传统SiP与在Waffle晶圆上使用正面朝下键合（单层无凸点和双层堆叠）的COW封装体积比较。该图量化了体积减少成就，显示单层实现相比传统焊料凸点封装减少64%，双层堆叠配置减少77%。
单层Waffle晶圆实现达到传统封装36%的体积，代表64%的减少。当实现双层堆叠配置时，体积进一步减少到传统封装的仅23%，这是77%的显著改进。这些减少使传统封装方法无法实现的新外形和应用变为现实。
10结论与工业影响Waffle晶圆技术正面朝下键合的发展代表了半导体封装的技术进步，满足了现代电子产品对更小、更快、更高效系统的关键需求。超薄粘合剂应用、高速键合过程和创新晶圆结构的结合实现了高封装密度，同时保持制造可靠性和速度。该技术为异构Chiplet集成和下一代三维系统级封装应用提供了新选择，标志着半导体制造演进中的重要步骤。
多谢分享~~~~~~~~~ 于Waffle晶圆技术的正面朝 :):):):):):):):):):):) :(:(:(:(:(:(:(:(:(:(:(:(:( :D:D:D:D:D:D:D:D:D:D:D:D:D 路过路过 路过路过 基于Waffle晶圆技术的正面 路过路过
页:
[1]
2
